Presettable synchroner BCD-Dekadenzähler, asynchrones Zurückstellen 74HCT160D, 652
electronics ic chip
,integrated circuit ic
EIGENSCHAFTEN
• Synchrone Zählung und Laden
• Zählung zwei Input für die Nstückchenkaskade ermöglichen
• Positiv-Rand löste Uhr aus
• Asynchrones Zurückstellen
• Ertragfähigkeit: Standard
• Kategorie ICC: MSI
ALLGEMEINE BESCHREIBUNG
Die 74HC/HCT160 sind Hochgeschwindigkeitssi-tor CMOS-Geräte und sind der Stift, der mit geringer Energie Schottky TTL (LSTTL) kompatibel ist. Sie werden gemäß JEDEC Standardnr. 7A spezifiziert.
Die 74HC/HCT160 sind synchrone presettable Dekadenzähler, die einen internen Blick-voran kennzeichnen zu tragen und können für die Hochgeschwindigkeitszählung verwendet werden. Gleichlaufbetrieb wird vom Lassen aller Flipflops gleichzeitig abstoppen auf dem positiv-gehenden Rand der Uhr (CP) zur Verfügung gestellt.
Die Ertrag (Q0 bis Q3) der Zähler werden eingestellt möglicherweise zu einem HOCH oder zu einem niedrigen Stand. Ein niedriger Stand an der Ähnlichkeit ermöglichen Input (PET) sperrt die Zählungsaktion und veranlaßt die Daten an den Dateneingaben (D0 bis D3) in den Zähler auf dem positiv-gehenden Rand der Uhr geladen zu werden (voraussetzend, dass die Einrichtung und Haltezeitanforderungen für PET getroffen werden). Voreinstellung findet unabhängig davon die Niveaus an der Zählung ermöglichen Input statt (CEP und CET).
Ein niedriger Stand am Vorlagenrückstelleingang (HERR) stellt alle vier Ertrag der Flipflops (Q0 bis Q3) auf niedrigen Stand unabhängig davon die Niveaus an CP-, PET-, CET- und CEP-Input ein (eine asynchrone klare Funktion folglich bereitstellend).
Der Blick-voran tragen vereinfacht die Serienkaskade der Zähler. ermöglichen Zählung Input (CEP und CET) muss HOCH sein zu zählen. Der CET-Input wird vorwärts eingezogen, um dem Terminalzählungsertrag (TC) zu ermöglichen. Der TC-Ertrag ermöglichte folglich produziert einen mit hohem Ausschuss Impuls einer Dauer, die einem hochrangigen Ertrag von Q0 ungefähr gleich ist. Dieser Impuls kann verwendet werden, um dem folgenden kaskadischen Stadium zu ermöglichen.
Die maximale Taktfrequenz für die kaskadischen Zähler wird durch den CP zu TC-Laufzeitverzögerung und CEP zu gegründeter Zeit CPs, entsprechend der folgenden Formel bestimmt:
fmax = 1/t P (maximal) (CP zu TC) + tSU (CEP zu CP)
PIN-BESCHREIBUNG
| PIN NEIN. | SYMBOL | NAME UND FUNKTION |
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1 2 3, 4, 5, 6 7 8 9 10 14, 13, 12, 11 15 16 |
HERR CP D0 bis D3 CEP Boden PET CET Q0 bis Q3 TC VCC |
asynchrones Vorlagenzurückstellen (aktives TIEF) Takteingang (Niedrig-zu-HOCH, flankengesteuert) Dateneingaben Zählung ermöglichen Input Boden (0 V) Ähnlichkeit ermöglichen Input (aktivem TIEF) Zählung ermöglichen, Input zu tragen Flipflopertrag Terminalzählungsertrag positive Versorgungsspannung |
N74F07N, 602 elektronischer IC Chip NEU UND STAMMAKTIE
N74F193N, 602 elektronischer IC Chip NEU UND STAMMAKTIE
74ABT240D,602 NEU UND URSPRÜNGLICH
| Bild | Teil # | Beschreibung | |
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N74F07N, 602 elektronischer IC Chip NEU UND STAMMAKTIE |
Buffer, Non-Inverting 6 Element 1 Bit per Element Open Collector Output 14-DIP
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N74F193N, 602 elektronischer IC Chip NEU UND STAMMAKTIE |
Counter IC Binary Counter 1 Element 4 Bit Positive Edge 16-DIP
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74ABT240D,602 NEU UND URSPRÜNGLICH |
Buffer, Inverting 2 Element 4 Bit per Element 3-State Output 20-SO
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