LPC1765FBD100K Integrierter Schaltkreis Chip IC Electronics 1,25 A hocheffizienter Schaltregler

LPC1766 32-Bit-ARM-Cortex-M3-Mikrocontroller;256 kB Flash und 64 kB SRAM mit Ethernet, USB 2.0 Host/Gerät/OTG, CAN, 12-Bit-ADC und 10-Bit-DAC

1. Allgemeine Beschreibung

Der LPC1766 ist ein ARM Cortex-M3-basierter Mikrocontroller für eingebettete Anwendungen mit hohem Integrationsgrad und geringem Stromverbrauch.Der ARM Cortex-M3 ist ein Kern der nächsten Generation, der Systemerweiterungen wie erweiterte Debug-Funktionen und ein höheres Maß an Unterstützungsblockintegration bietet.Der LPC1766 arbeitet mit CPU-Frequenzen von bis zu 80 MHz.Die ARM Cortex-M3-CPU verfügt über eine dreistufige Pipeline und nutzt eine Harvard-Architektur mit separaten lokalen Befehls- und Datenbussen sowie einem dritten Bus für Peripheriegeräte.Die ARM Cortex-M3-CPU verfügt außerdem über eine interne Prefetch-Einheit, die spekulative Verzweigungen unterstützt.Die Peripherie des LPC1766 umfasst 256 kB Flash-Speicher, 64 kB Datenspeicher, Ethernet MAC, USB-Gerät/Host/OTG-Schnittstelle, 8-Kanal-Allzweck-DMA-Controller, 4 UARTs, 2 CAN-Kanäle, 2 SSP-Controller, SPI Schnittstelle, 3 I 2C-Schnittstellen, I2S-Schnittstelle mit 2 Eingängen und 2 Ausgängen, 8-Kanal-12-Bit-ADC, 10-Bit-DAC, Motorsteuerungs-PWM, Quadratur-Encoder-Schnittstelle, 4 Allzweck-Timer, 6 Ausgänge Allzweck-PWM, Ultra - RTC mit geringem Stromverbrauch, separater Batterieversorgung und bis zu 70 Allzweck-I/O-Pins.Der LPC1766 ist pin-kompatibel zum ARM7-basierten Mikrocontroller LPC2366.

2. Funktionen

„ ARM Cortex-M3-Prozessor, der mit Frequenzen von bis zu 80 MHz läuft.Im Lieferumfang ist eine Memory Protection Unit (MPU) enthalten, die acht Regionen unterstützt.„ ARM Cortex-M3 integrierter Nested Vectored Interrupt Controller (NVIC).„ 256 kB On-Chip-Flash-Programmierspeicher.Der verbesserte Flash-Speicherbeschleuniger ermöglicht einen Hochgeschwindigkeitsbetrieb mit 80 MHz ohne Wartezustände.„ In-System Programming (ISP) und In-Application Programming (IAP) über On-Chip-Bootloader-Software.„ 64 kB On-Chip-SRAM beinhaltet: ‹ 32 kB SRAM auf der CPU mit lokalem Code-/Datenbus für Hochleistungs-CPU-Zugriff.‹ Zwei 16-kB-SRAM-Blöcke mit separaten Zugriffspfaden für höheren Durchsatz.Diese SRAM-Blöcke können für Ethernet-, USB- und DMA-Speicher sowie für allgemeine CPU-Anweisungen und Datenspeicherung verwendet werden.

„ Achtkanaliger General Purpose DMA-Controller (GPDMA) auf der AHB-Mehrschichtmatrix, der mit SSP, I2S, UART, den Analog-zu-Digital- und Digital-zu-Analog-Wandler-Peripheriegeräten, Timer-Anpassungssignalen und für Speicher verwendet werden kann. Übertragungen in den Speicher.„ Die mehrschichtige AHB-Matrixverbindung bietet einen separaten Bus für jeden AHB-Master.Zu den AHB-Mastern gehören die CPU, der Allzweck-DMA-Controller, Ethernet MAC und die USB-Schnittstelle.Diese Verbindung ermöglicht eine Kommunikation ohne Verzögerungen bei der Entscheidungsfindung.„ Der geteilte APB-Bus ermöglicht einen hohen Durchsatz mit wenigen Verzögerungen zwischen CPU und DMA.„ Serielle Schnittstellen: ‹ Ethernet MAC mit RMII-Schnittstelle und dediziertem DMA-Controller.‹ USB 2.0-Full-Speed-Gerät/Host/OTG-Controller mit dediziertem DMA-Controller und On-Chip-PHY für Geräte-, Host- und OTG-Funktionen.‹ Vier UARTs mit fraktionierter Baudratengenerierung, internem FIFO, DMA-Unterstützung und RS-485-Unterstützung.Ein UART verfügt über Modemsteuerungs-E/A und ein UART über IrDA-Unterstützung.‹ CAN 2.0B Controller mit zwei Kanälen.‹ SPI-Controller mit synchroner, serieller Vollduplex-Kommunikation und programmierbarer Datenlänge.‹ Zwei SSP-Controller mit FIFO- und Multiprotokollfähigkeiten.Die SSP-Schnittstellen können mit dem GPDMA-Controller verwendet werden.‹ Zwei I2C-Bus-Schnittstellen unterstützen den Schnellmodus mit einer Datenrate von 400 kbit/s mit Mehrfachadressenerkennung und Überwachungsmodus.‹ Eine I2C-Bus-Schnittstelle, die die vollständige I2C-Bus-Spezifikation und den Schnellmodus sowie eine Datenrate von 1 Mbit/s mit Mehrfachadressenerkennung und Überwachungsmodus unterstützt.

I 2S-Schnittstelle (Inter-IC Sound) für die digitale Audioeingabe oder -ausgabe mit fraktionierter Geschwindigkeitssteuerung.Die I2S-Schnittstelle kann mit GPDMA verwendet werden.Die I2S-Schnittstelle unterstützt 3-Draht- und 4-Draht-Datenübertragung und -empfang sowie die Ein-/Ausgabe der Hauptuhr.„ Weitere Peripheriegeräte: ‹ 70 General Purpose I/O (GPIO)-Pins mit konfigurierbaren Pull-Up/Down-Widerständen und einem neuen, konfigurierbaren Open-Drain-Betriebsmodus.‹ 12-Bit-Analog-Digital-Wandler (ADC) mit Eingangsmultiplexierung zwischen acht Pins, Wandlungsraten bis zu 1 MHz und mehreren Ergebnisregistern.Der 12-Bit-ADC kann mit dem GPDMA-Controller verwendet werden.‹ 10-Bit-Digital-Analog-Wandler (DAC) mit dediziertem Konvertierungs-Timer und DMA-Unterstützung.‹ Vier Allzweck-Timer/Zähler mit insgesamt acht Erfassungseingängen und zehn Vergleichsausgängen.Jeder Timerblock verfügt über einen externen Zähleingang und DMA-Unterstützung.‹ Eine Motorsteuerung (PWM) mit Unterstützung für dreiphasige Motorsteuerung.‹ Quadratur-Encoder-Schnittstelle, die einen externen Quadratur-Encoder überwachen kann.‹ Ein Standard-PWM/Timer-Block mit externem Zähleingang.‹ Echtzeituhr (RTC) mit separater Leistungsdomäne und dediziertem RTC-Oszillator.Der RTC-Block umfasst 64 Byte batteriebetriebene Backup-Register.‹ Watchdog Timer (WDT) setzt den Mikrocontroller innerhalb einer angemessenen Zeitspanne zurück, wenn er in einen fehlerhaften Zustand eintritt.‹ System-Tick-Timer, einschließlich einer externen Takteingangsoption.‹ Der repetitive Interrupt-Timer bietet programmierbare und sich wiederholende zeitgesteuerte Interrupts.

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