MT48LC8M16A2P-6A IT:L IC SYNCHRONOUS DRAM mit integriertem Schaltkreis

128 MB: x4, x8, x16 SDRAM

SYNCHRONES DRAM

MT48LC32M4A2 – 8 MB x 4 x 4 Bänke

MT48LC16M8A2 – 4 MB x 8 x 4 Bänke

MT48LC8M16A2 – 2 MB x 16 x 4 Bänke

MERKMALE

• PC100- und PC133-kompatibel

• Vollständig synchron;Alle Signale werden an der positiven Flanke des Systemtakts registriert

• Interner Pipeline-Betrieb;Die Spaltenadresse kann in jedem Taktzyklus geändert werden

• Interne Bänke zum Ausblenden von Zeilenzugriff/Vorladung

• Programmierbare Burst-Längen: 1, 2, 4, 8 oder ganze Seite

• Automatisches Vorladen, einschließlich CONCURRENT AUTO PRECHARGE und Auto Refresh-Modi

• Selbstaktualisierungsmodus;Standard und niedrige Leistung

• 64 ms, 4.096 Aktualisierungszyklen

• LVTTL-kompatible Ein- und Ausgänge

• Einzelne +3,3 V ±0,3 V-Stromversorgung

OPTIONEN MARKIERUNG

• Konfigurationen

32 MB x 4 (8 MB x 4 x 4 Bänke) 32M4

16 MB x 8 (4 MB x 8 x 4 Bänke) 16M8

8 MB x 16 (2 MB x 16 x 4 Bänke) 8M16

• WRITE-Wiederherstellung (^TWR)

^TWR = „2 CLK“¹A2

• Paket/Pinbelegung

Kunststoffverpackung – OCPL²

 54-poliger TSOP II (400 mil) TG

60-Ball-FBGA (8 mm x 16 mm) FB^3,6

60-Ball-FBGA (11 mm x 13 mm) FC^3,6

• Timing (Zykluszeit)

10 ns @ CL = 2 (PC100) -8E^3,4,5

7,5 ns bei CL = 3 (PC133) -75

7,5 ns @ CL = 2 (PC133) -7E

• Selbstaktualisierung

Standard Keine

Low-Power-L

• Betriebstemperaturbereich

Kommerziell (0℃ bis +70℃) Keine

Industrielle (-40℃ bis +85℃) IT³

Beispiel für eine Teilenummer: MT48LC16M8A2TG-7E

NOTIZ:

1. Siehe Micron Technical Note: TN-48-05.

2. Außermittige Trennlinie.

3. Fragen Sie Micron nach der Verfügbarkeit.

4. Nicht für neue Designs empfohlen.

5. Gezeigt für PC100-Kompatibilität.6. Siehe Seite 59 für die FBGA-Gerätemarkierungstabelle.

ALLGEMEINE BESCHREIBUNG

Der Micron® 128 MB SDRAM ist ein dynamischer Hochgeschwindigkeits-CMOS-Speicher mit wahlfreiem Zugriff und 134.217.728 Bit.Es ist intern als Quad-Bank-DRAM mit synchroner Schnittstelle konfiguriert (alle Signale werden an der positiven Flanke des Taktsignals CLK registriert).Jede der 33.554.432-Bit-Bänke des x4 ist als 4.096 Zeilen mal 2.048 Spalten mal 4 Bits organisiert.Jede der 33.554.432-Bit-Bänke des x8 ist als 4.096 Zeilen mal 1.024 Spalten mal 8 Bit organisiert.Jede der 33.554.432-Bit-Bänke des x16 ist als 4.096 Zeilen mal 512 Spalten mal 16 Bit organisiert.

Lese- und Schreibzugriffe auf das SDRAM erfolgen Burst-orientiert;Zugriffe beginnen an einem ausgewählten Standort und werden für eine programmierte Anzahl von Standorten in einer programmierten Reihenfolge fortgesetzt.Zugriffe beginnen mit der Registrierung eines ACTIVE-Befehls, dem dann ein READ- oder WRITE-Befehl folgt.Die gleichzeitig mit dem ACTIVE-Befehl registrierten Adressbits werden verwendet, um die Bank und Zeile auszuwählen, auf die zugegriffen werden soll (BA0, BA1 wählen die Bank aus; A0-A11 wählen die Zeile aus).Die gleichzeitig mit dem READ- oder WRITE-Befehl registrierten Adressbits werden verwendet, um die Startspaltenposition für den Burst-Zugriff auszuwählen.

Das SDRAM bietet programmierbare READ- oder WRITE-Burst-Längen von 1, 2, 4 oder 8 Stellen oder die ganze Seite mit einer Burst-Terminierungsoption.Eine automatische Vorladefunktion kann aktiviert werden, um eine selbstgesteuerte Zeilenvorladung bereitzustellen, die am Ende der Burst-Sequenz eingeleitet wird.

Das 128-MB-SDRAM nutzt eine interne Pipeline-Architektur, um einen Hochgeschwindigkeitsbetrieb zu erreichen.Diese Architektur ist mit der 2n-Regel von Prefetch-Architekturen kompatibel, ermöglicht aber auch die Änderung der Spaltenadresse bei jedem Taktzyklus, um einen schnellen, vollständig wahlfreien Zugriff zu erreichen.Durch das Vorladen einer Bank während des Zugriffs auf eine der anderen drei Banken werden die Vorladezyklen ausgeblendet und ein nahtloser Hochgeschwindigkeitsbetrieb mit wahlfreiem Zugriff ermöglicht.

Das 128-MB-SDRAM ist für den Betrieb in 3,3-V-Speichersystemen ausgelegt.Es gibt einen automatischen Aktualisierungsmodus sowie einen energiesparenden Abschaltmodus.Alle Ein- und Ausgänge sind LVTTL-kompatibel.

SDRAMs bieten wesentliche Fortschritte bei der DRAM-Betriebsleistung, einschließlich der Fähigkeit, Daten synchron mit hoher Datenrate mit automatischer Spaltenadressengenerierung zu bündeln, der Fähigkeit, zwischen internen Bänken zu verschachteln, um die Vorladezeit zu verbergen, und der Fähigkeit, Spaltenadressen bei jedem Takt zufällig zu ändern Zyklus während eines Burst-Zugriffs.

ABSOLUT BESTE BEWERTUNGEN*

Spannung an der VDD/VDDQ-Versorgung im Verhältnis zu VSS ................................... .. -1V bis +4,6V

Spannung an Eingängen, NC- oder I/O-Pins im Verhältnis zu VSS .................................... ... -1V bis +4,6V

Betriebstemperatur, TA (kommerziell)............................................ ...........0°C bis +70°C

Betriebstemperatur, TA (erweitert; IT-Teile) .................................... -40 °C bis +85°C

Lagertemperatur (Kunststoff)................................................ .................... -55°C bis +150°C

Energieverschwendung ................................................ ................................................. ..... 1W

*Belastungen, die größer sind als die unter „Absolute Höchstwerte“ aufgeführten, können zu dauerhaften Schäden am Gerät führen.Hierbei handelt es sich lediglich um eine Belastungsbewertung, und ein funktionsfähiger Betrieb des Geräts unter diesen oder anderen Bedingungen, die über die in den Betriebsabschnitten dieser Spezifikation angegebenen hinausgehen, ist nicht impliziert.Wenn das Gerät über einen längeren Zeitraum absoluten Höchstbewertungsbedingungen ausgesetzt ist, kann dies die Zuverlässigkeit beeinträchtigen.

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