CY7C1372D-167AXI Integrierter Schaltkreis-Chip, 18-Mbit-Pipeline-SRAM

CY7C1370D

CY7C1372D

18-Mbit (512K x 36/1M x 18) Pipeline-SRAM mit NoBL™-Architektur

Merkmale

• Pin-kompatibel und funktional äquivalent zu ZBT™

• Unterstützt 250-MHz-Busoperationen ohne Wartezustände

— Verfügbare Geschwindigkeitsstufen sind 250, 225, 200 und 167 MHz

• Interne selbstzeitgesteuerte Ausgabepuffersteuerung, um die Verwendung asynchroner OE überflüssig zu machen

• Vollständig registriert (Ein- und Ausgänge) für Pipeline-Betrieb

• Byte-Schreibfähigkeit

• Einzelne 3,3-V-Stromversorgung

• 3,3 V/2,5 VI/O-Stromversorgung

• Schnelle Takt-zu-Ausgabe-Zeiten

— 2,6 ns (für 250-MHz-Gerät)

— 2,8 ns (für 225-MHz-Gerät)

— 3,0 ns (für 200-MHz-Gerät)

— 3,4 ns (für 167-MHz-Gerät)

• Clock Enable (CEN)-Pin zum Unterbrechen des Betriebs

• Synchrone selbstgetaktete Schreibvorgänge

• Erhältlich in bleifreien 100-TQFP-, 119-BGA- und 165-fBGA-Gehäusen

• IEEE 1149.1 JTAG Boundary Scan

• Burst-Fähigkeit – lineare oder interleaved Burst-Reihenfolge

• „ZZ“-Schlafmodus-Option und Stoppuhr-Option

Funktionsbeschreibung

Bei den Modellen CY7C1370D und CY7C1372D handelt es sich um 3,3 V, 512 K x 36 bzw. 1 Mbit x 18 synchrone Pipeline-Burst-SRAMs mit No Bus Latency™ (NoBL™)-Logik.Sie sind so konzipiert, dass sie unbegrenzte echte Back-to-Back-Lese-/Schreibvorgänge ohne Wartezustände unterstützen.Die Modelle CY7C1370D und CY7C1372D sind mit der fortschrittlichen (NoBL) Logik ausgestattet, die erforderlich ist, um aufeinanderfolgende Lese-/Schreibvorgänge zu ermöglichen, wobei die Daten in jedem Taktzyklus übertragen werden.Diese Funktion verbessert den Datendurchsatz in Systemen, die häufige Schreib-/Leseübergänge erfordern, erheblich.Die Modelle CY7C1370D und CY7C1372D sind Pin-kompatibel und funktionell äquivalent zu ZBT-Geräten.

Alle synchronen Eingänge durchlaufen Eingangsregister, die von der steigenden Flanke des Takts gesteuert werden.Alle Datenausgaben durchlaufen Ausgaberegister, die von der steigenden Flanke des Takts gesteuert werden.Der Takteingang wird durch das Clock Enable (CEN)-Signal qualifiziert, das bei Deaktivierung den Betrieb unterbricht und den vorherigen Taktzyklus verlängert.

Schreibvorgänge werden durch die Byte Write Selects (BW) gesteuert_A–BW_Dfür CY7C1370D und BW_A–BW_Bfür CY7C1372D) und einen Write Enable (WE)-Eingang.Alle Schreibvorgänge werden mit einer synchronen, selbstgetakteten Schreibschaltung auf dem Chip durchgeführt.

Drei synchrone Chip-Enables (CE1, CE2, CE3) und ein asynchrones Output Enable (OE) sorgen für eine einfache Bankauswahl und Ausgangs-Dreizustandssteuerung.Um Buskonflikte zu vermeiden, werden die Ausgangstreiber während des Datenteils einer Schreibsequenz synchron in drei Zustände versetzt.

Logikblockdiagramm-CY7C1370D (512 KB x 36)

Logikblockdiagramm-CY7C1372D (1 Mbit x 18)

Maximale Bewertungen

(Darüber hinaus kann sich die Nutzungsdauer verschlechtern. Für Benutzerrichtlinien, nicht getestet.)

Lagertemperatur ................................................ ......................–65°C bis +150°C

Umgebungstemperatur bei eingeschalteter Stromversorgung.........................–55 °C bis +125°C

Versorgungsspannung an VDD relativ zu GND............................................. . –0,5 V bis +4,6 V

DC zu Ausgängen im Tri-State ............................................. .......... –0,5V bis VDDQ + 0,5V

DC-Eingangsspannung................................................ ........................–0,5 V bis VDD + 0,5 V

Strom in Ausgänge (LOW)................................................ ................................ 20 mA

Statische Entladungsspannung................................................ ................................. > 2001V

(gemäß MIL-STD-883, Methode 3015)

Latch-up-Strom................................................ .................................... > 200 mA

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