Übersicht über die neue und originale Virtex-5-Familie XC5VSX95T-1FF1136C

Übersicht über die Virtex-5-Familie

Allgemeine Beschreibung

Die Virtex®-5-Familie bietet die neuesten und leistungsstärksten Funktionen auf dem FPGA-Markt.Unter Verwendung der spaltenbasierten ASMBL™-Architektur (Advanced Silicon Modular Block) der zweiten Generation enthält die Virtex-5-Familie fünf verschiedene Plattformen (Unterfamilien), die größte Auswahl aller FPGA-Familien.Jede Plattform verfügt über ein anderes Funktionsverhältnis, um den Anforderungen einer Vielzahl fortschrittlicher Logikdesigns gerecht zu werden.Neben der fortschrittlichsten Hochleistungs-Logikstruktur enthalten Virtex-5-FPGAs viele Hard-IP-Blöcke auf Systemebene, darunter leistungsstarke 36-Kbit-Block-RAM/FIFOs, 25 x 18 DSP-Slices der zweiten Generation, SelectIO™-Technologie mit integrierter in digital gesteuerter Impedanz, quellensynchronen ChipSync™-Schnittstellenblöcken, Systemüberwachungsfunktionalität, erweiterten Taktverwaltungskacheln mit integriertem DCM (Digital Clock Manager) und Phasenregelkreis-Taktgeneratoren (PLL) sowie erweiterten Konfigurationsoptionen.Zu den weiteren plattformabhängigen Funktionen gehören leistungsoptimierte serielle Hochgeschwindigkeits-Transceiver-Blöcke für verbesserte serielle Konnektivität, PCI Express®-kompatible integrierte Endpunktblöcke, Tri-Mode-Ethernet-MACs (Media Access Controller) und eingebettete leistungsstarke PowerPC® 440-Mikroprozessorblöcke.Diese Funktionen ermöglichen es fortgeschrittenen Logikdesignern, ein Höchstmaß an Leistung und Funktionalität in ihre FPGA-basierten Systeme zu integrieren.Virtex-5-FPGAs basieren auf einer hochmodernen 65-nm-Kupferprozesstechnologie und sind eine programmierbare Alternative zur kundenspezifischen ASIC-Technologie.Die meisten fortschrittlichen Systemdesigns erfordern die programmierbare Stärke von FPGAs.Virtex-5-FPGAs bieten die beste Lösung für die Anforderungen von Hochleistungslogikdesignern, Hochleistungs-DSP-Designern und Hochleistungs-Embedded-Systemdesignern mit beispiellosen Logik-, DSP-, Hard-/Soft-Mikroprozessor- und Konnektivitätsfunktionen.Die Virtex-5 LXT-, SXT-, TXT- und FXT-Plattformen umfassen fortschrittliche serielle Hochgeschwindigkeitskonnektivität und Link-/Transaktionsschichtfähigkeit

Zusammenfassung der Virtex-5-FPGA-Funktionen

• Fünf Plattformen LX, LXT, SXT, TXT und FXT

− Virtex-5 LX: Hochleistungsfähige allgemeine Logikanwendungen

− Virtex-5 LXT: Hochleistungslogik mit erweiterter serieller Konnektivität

− Virtex-5 SXT: Hochleistungs-Signalverarbeitungsanwendungen mit erweiterter serieller Konnektivität

− Virtex-5 TXT: Hochleistungssysteme mit erweiterter serieller Konnektivität mit doppelter Dichte

− Virtex-5 FXT: Hochleistungs-Embedded-Systeme mit erweiterter serieller Konnektivität

• Plattformübergreifende Kompatibilität

− LXT-, SXT- und FXT-Geräte sind im selben Gehäuse mit einstellbarer Spannung flächenkompatibel

Aufsichtsbehörden

• Fortschrittlichstes, leistungsstarkes FPGA-Fabric mit optimaler Nutzung

− Echte 6-Input-Look-up-Table-Technologie (LUT).

− Duale 5-LUT-Option

− Verbessertes Routing mit reduziertem Hop

− Option für verteilten 64-Bit-RAM

− Option SRL32/Dual SRL16

• Leistungsstarke CMT-Taktung (Clock Management Tile).

− Digital Clock Manager (DCM)-Blöcke für verzögerungsfreie Pufferung, Frequenzsynthese und Taktphase

Verschiebung

− PLL-Blöcke für Eingangs-Jitter-Filterung, Pufferung ohne Verzögerung, Frequenzsynthese und Phasenanpassung

Uhrenteilung

• 36-Kbit-Block-RAM/FIFOs

− Echte Dual-Port-RAM-Blöcke

− Erweiterte optionale programmierbare FIFO-Logik

− Programmierbar

- Echte Dual-Port-Breiten bis zu x36

- Einfache Dual-Port-Breiten bis zu x72

− Integrierte optionale Fehlerkorrekturschaltung

− Programmieren Sie optional jeden Block als zwei unabhängige 18-Kbit-Blöcke

• Leistungsstarke parallele SelectIO-Technologie

− 1,2 bis 3,3 VI/O-Betrieb

− Quellsynchrone Schnittstelle mit ChipSync™-Technologie

− Aktiver Abschluss mit digital gesteuerter Impedanz (DCI).

− Flexibles, feinkörniges I/O-Banking

− Unterstützung für Hochgeschwindigkeits-Speicherschnittstellen

• Erweiterte DSP48E-Slices

− 25 x 18, Zweierkomplement, Multiplikation

− Optionaler Addierer, Subtrahierer und Akkumulator

− Optionales Pipelining

− Optionale bitweise logische Funktionalität

− Dedizierte Kaskadenverbindungen

• Flexible Konfigurationsmöglichkeiten

− SPI- und Parallel-FLASH-Schnittstelle

− Multi-Bitstream-Unterstützung mit dedizierter Fallback-Rekonfigurationslogik

− Automatische Erkennung der Busbreite

• Systemüberwachungsfunktion auf allen Geräten

− On-Chip/Off-Chip-Wärmeüberwachung

− On-Chip-/Off-Chip-Stromversorgungsüberwachung

− JTAG-Zugriff auf alle überwachten Größen

• Integrierte Endpunktblöcke für PCI-Express-Designs

− LXT-, SXT-, TXT- und FXT-Plattformen

− Konform mit der PCI Express Base Specification 1.1

− x1-, x4- oder x8-Lane-Unterstützung pro Block

− Funktioniert in Verbindung mit RocketIO™-Transceivern

• Tri-Mode 10/100/1000 Mbit/s Ethernet-MACs

− LXT-, SXT-, TXT- und FXT-Plattformen

− RocketIO-Transceiver können als PHY verwendet oder über viele Soft-MII mit externen PHY verbunden werden

(Medienunabhängige Schnittstelle) Optionen

• RocketIO GTP-Transceiver 100 Mbit/s bis 3,75 Gbit/s

− LXT- und SXT-Plattformen

• RocketIO GTX-Transceiver 150 Mbit/s bis 6,5 Gbit/s

− TXT- und FXT-Plattformen

• PowerPC 440-Mikroprozessoren

− Nur FXT-Plattform

− RISC-Architektur

− 7-stufige Pipeline

− 32-KByte-Befehls- und Daten-Caches enthalten

− Optimierte Prozessorschnittstellenstruktur (Crossbar)

• 65-nm-Kupfer-CMOS-Prozesstechnologie

• 1,0 V Kernspannung

• Flip-Chip-Gehäuse mit hoher Signalintegrität, erhältlich in Standard- oder bleifreien Gehäuseoptionen

Virtex-5 FPGA-Logik

• Im Durchschnitt ein bis zwei Geschwindigkeitsstufenverbesserungen gegenüber Virtex-4-Geräten

• Kaskadierbare variable 32-Bit-Schieberegister oder verteilte 64-Bit-Speicherfähigkeit

• Überlegene Routing-Architektur mit verbessertem diagonalem Routing unterstützt Block-zu-Block-Konnektivität

mit minimalem Hopfen

• Bis zu 330.000 Logikzellen, darunter:

− Bis zu 207.360 interne Fabric-Flip-Flops mit Taktaktivierung (XC5VLX330)

− Bis zu 207.360 echte Lookup-Tabellen (LUTs) mit 6 Eingängen und insgesamt mehr als 13 Millionen LUT-Bits

− Zwei Ausgänge für den dualen 5-LUT-Modus sorgen für eine verbesserte Nutzung

− Logikerweiternde Multiplexer und E/A-Register

550-MHz-Takttechnologie

• Bis zu sechs Clock Management Tiles (CMTs)

− Jeder CMT enthält zwei DCMs und eine PLL – insgesamt bis zu achtzehn Taktgeneratoren

− Flexible DCM-zu-PLL- oder PLL-zu-DCM-Kaskade

− Präzise Taktausrichtung und Phasenverschiebung

− Flexible Frequenzsynthese

− Mehrere Betriebsmodi, um Entscheidungen über Leistungskompromisse zu erleichtern

− Verbesserte maximale Eingangs-/Ausgangsfrequenz

− Feinkörnige Phasenverschiebungsauflösung

− Eingangs-Jitter-Filterung

− Betrieb mit geringem Stromverbrauch

− Großer Phasenverschiebungsbereich

• Differenzielle Taktbaumstruktur für optimierte Taktung mit geringem Jitter und präzisem Arbeitszyklus

• 32 globale Uhrennetzwerke

• Regionale, E/A- und lokale Uhren zusätzlich zu globalen Uhren

SelectIO-Technologie

• Bis zu 1.200 Benutzer-E/As

• Große Auswahl an I/O-Standards von 1,2 V bis 3,3 V

• Extrem leistungsstark

− Bis zu 800 Mbit/s HSTL und SSTL (auf allen Single-Ended-I/Os)

− Bis zu 1,25 Gbit/s LVDS (auf allen differenziellen I/O-Paaren)

• Echter differenzieller Abschluss auf dem Chip

• Gleiche Flankenerfassung an Ein- und Ausgangs-I/Os

• Umfangreiche Unterstützung für Speicherschnittstellen

550 MHz integrierter Blockspeicher

• Bis zu 16,4 MBit integrierter Blockspeicher

• 36-Kbit-Blöcke mit optionalem dualem 18-Kbit-Modus

• Echte Dual-Port-RAM-Zellen

• Unabhängige Auswahl der Portbreite (x1 bis x72)

− Bis zu x36 insgesamt pro Port für echten Dual-Port-Betrieb

− Bis zu x72 insgesamt pro Port für einfachen Dual-Port-Betrieb (ein Lese-Port und ein Schreib-Port)

− Speicherbits plus Paritäts-/Seitenband-Speicherunterstützung für die Breiten x9, x18, x36 und x72

− Konfigurationen von 32K x 1 bis 512 x 72 (8K x 4 bis 512 x 72 für FIFO-Betrieb)

• Multirate-FIFO-Unterstützungslogik

− Voll- und Leer-Flag mit vollständig programmierbaren Fast-Voll- und Fast-Leer-Flags

• Synchrone FIFO-Unterstützung ohne Flag-Unsicherheit

• Optionale Pipeline-Stufen für höhere Leistung

• Byte-Schreibfähigkeit

• Dediziertes Kaskaden-Routing zur Bildung von 64K x 1 Speicher ohne Verwendung von FPGA-Routing

• Integriertes optionales ECC für Speicheranforderungen mit hoher Zuverlässigkeit

• Spezielles Design mit reduziertem Stromverbrauch für den Betrieb mit 18 Kbit (und darunter).

550 MHz DSP48E-Slices

• 25 x 18 Zweierkomplement-Multiplikation

• Optionale Pipeline-Stufen für verbesserte Leistung

• Optionaler 48-Bit-Akkumulator für Multiplikationsakkumulation (MACC) mit optionalem Akkumulator

Kaskade auf 96-Bit

• Integrierter Addierer für komplexe Multiplikations- oder Multiplikations-Add-Operationen

• Optionale bitweise logische Operationsmodi

• Unabhängige C-Register pro Slice

• Vollständig kaskadierbar in einer DSP-Säule ohne externe Routing-Ressourcen