MT48LC32M8A2FB-75:D TR Programmierbare IC-Chips Synchrones DRAM 256 MB x4 x8 x16 SDRAM

MT48LC32M8A2 Programmierbare IC-Chips Synchrones DRAM 256 MB x4 x8 x16 SDRAM

Synchroner DRAM

MT48LC64M4A2 – 16 MB x 4 x 4 Bänke

MT48LC32M8A2 – 8 MB x 8 x 4 Bänke

MT48LC16M16A2 – 4 MB x 16 x 4 Bänke

Merkmale

• PC100- und PC133-kompatibel

• Vollständig synchron;Alle Signale werden an der positiven Flanke des Systemtakts registriert

• Interner Pipeline-Betrieb;Die Spaltenadresse kann in jedem Taktzyklus geändert werden

• Interne Bänke zum Ausblenden von Zeilenzugriff/Vorladung

• Programmierbare Burst-Längen: 1, 2, 4, 8 oder ganze Seite

• Automatisches Vorladen, einschließlich gleichzeitiger automatischer Vorladung und automatischer Aktualisierung

• Selbstaktualisierungsmodus

• 64 ms, 8.192 Aktualisierungszyklen

• LVTTL-kompatible Ein- und Ausgänge

• Einzelne +3,3 V ±0,3 V-Stromversorgung

Optionsmarkierung

• Konfigurationen

– 64 MB x 4 (16 MB x 4 x 4 Bänke) 64M4

– 32 MB x 8 (8 MB x 8 x 4 Bänke) 32M8

– 16 MB x 16 (4 MB x 16 x 4 Bänke) 16M16

• Wiederherstellung schreiben (^TWR)

–^TWR = „2 CLK“¹A2

• Kunststoffverpackung – OCPL²

– 54-poliger TSOP II OCPL²(400 mil) TG

(Standard)

– 54-poliger TSOP II OCPL2 (400 mil) P

Bleifrei

– 60-Ball-FBGA (x4, x8) (8 mm x 16 mm) FB

– 60-Ball FBGA (x4, x8) Pb-freier BB

(8mm x 16mm)

– 54-Kugel-VFBGA (x16) (8 mm x 14 mm) FG

– 54-Ball VFBGA (x16) Pb-freies BG

(8mm x 14mm)

• Timing (Zykluszeit)

– 6,0 ns bei CL = 3 (nur x8, x16) -6A

– 7,5 ns bei CL = 3 (PC133) -75

– 7,5 ns @ CL = 2 (PC133) -7E

• Selbstaktualisierung

– Standard Keine

– Low-Power-L³

• Betriebstemperaturbereich

– Kommerziell (0 °C bis +70 °C) Keine

– Industrielle (–40 °C bis +85 °C) IT

• Designüberarbeitung: D

Hinweise: 1. Siehe technische Mitteilung von Micron: TN-48-05.

2. Außermittige Trennlinie.

3. Kontaktieren Sie Micron bezüglich der Verfügbarkeit.

Allgemeine Beschreibung

Der 256-MB-SDRAM ist ein dynamischer Hochgeschwindigkeits-CMOS-Speicher mit wahlfreiem Zugriff und 268.435.456 Bit.Es ist intern als Quad-Bank-DRAM mit synchroner Schnittstelle konfiguriert (alle Signale werden an der positiven Flanke des Taktsignals CLK registriert).Jede der 67.108.864-Bit-Bänke des x4 ist als 8.192 Zeilen mal 2.048 Spalten mal 4 Bit organisiert.Jede der 67.108.864-Bit-Bänke des x8 ist als 8.192 Zeilen mal 1.024 Spalten mal 8 Bit organisiert.Jede der 67.108.864-Bit-Bänke des x16 ist als 8.192 Zeilen mal 512 Spalten mal 16 Bit organisiert.

Lese- und Schreibzugriffe auf das SDRAM erfolgen Burst-orientiert;Zugriffe beginnen an einem ausgewählten Standort und werden für eine programmierte Anzahl von Standorten in einer programmierten Reihenfolge fortgesetzt.Zugriffe beginnen mit der Registrierung eines ACTIVE-Befehls, dem dann ein READ- oder WRITE-Befehl folgt.Die gleichzeitig mit dem ACTIVE-Befehl registrierten Adressbits werden verwendet, um die Bank und Zeile auszuwählen, auf die zugegriffen werden soll (BA0, BA1 wählen die Bank aus; A0–A12 wählen die Zeile aus).Die gleichzeitig mit dem READ- oder WRITE-Befehl registrierten Adressbits werden verwendet, um die Startspaltenposition für den Burst-Zugriff auszuwählen.

Das SDRAM bietet programmierbare Lese- oder Schreib-Burst-Längen (BL) von 1, 2, 4 oder 8 Stellen oder die ganze Seite mit einer Burst-Terminierungsoption.Eine automatische Vorladefunktion kann aktiviert werden, um eine selbstgesteuerte Reihenvorladung bereitzustellen, die am Ende der Burst-Sequenz eingeleitet wird.

Das 256-MB-SDRAM nutzt eine interne Pipeline-Architektur, um einen Hochgeschwindigkeitsbetrieb zu erreichen.Diese Architektur ist mit der 2n-Regel von Prefetch-Architekturen kompatibel, ermöglicht aber auch die Änderung der Spaltenadresse bei jedem Taktzyklus, um einen schnellen, vollständig wahlfreien Zugriff zu erreichen.Durch das Vorladen einer Bank während des Zugriffs auf eine der anderen drei Banken werden die PRECHARGE-Zyklen ausgeblendet und ein nahtloser Hochgeschwindigkeitsbetrieb mit wahlfreiem Zugriff ermöglicht.

Das 256-MB-SDRAM ist für den Betrieb in 3,3-V-Speichersystemen ausgelegt.Es gibt einen automatischen Aktualisierungsmodus sowie einen energiesparenden Abschaltmodus.Alle Ein- und Ausgänge sind LVTTL-kompatibel.

SDRAMs bieten erhebliche Fortschritte bei der DRAM-Betriebsleistung, einschließlich der Fähigkeit, Daten synchron mit hoher Datenrate mit automatischer Spaltenadressengenerierung zu bündeln, der Fähigkeit, zwischen internen Bänken zu verschachteln, um die Vorladezeit zu verbergen, und der Fähigkeit, die Spaltenadressen auf jeder Bank nach dem Zufallsprinzip zu ändern Taktzyklus während eines Burst-Zugriffs.

64 MB x 4 SDRAM-Funktionsblockdiagramm

32 Megabyte x 8 SDRAM-Funktionsblockdiagramm

16 MB x 16 SDRAM-Funktionsblockdiagramm