XC3S50A-4VQG100C Programmierbare IC-Chips Spartan-3 FPGA Field-Programmable Gate Arrays

Spartan-3 FPGA-Familie

Einführung

Die Spartan®-3-Familie feldprogrammierbarer Gate-Arrays wurde speziell für die Anforderungen kostensensibler Unterhaltungselektronikanwendungen mit hohem Volumen entwickelt.Die achtköpfige Familie bietet Dichten zwischen 50.000 und fünf Millionen Systemtoren, wie in Tabelle 1 dargestellt.

Die Spartan-3-Familie baut auf dem Erfolg der früheren Spartan-IIE-Familie auf, indem sie die Menge an Logikressourcen, die Kapazität des internen RAM, die Gesamtzahl der I/Os und das Gesamtleistungsniveau erhöht sowie den Takt verbessert Management Funktionen.Zahlreiche Verbesserungen ergeben sich aus der Virtex®-II-Plattformtechnologie.Diese Spartan-3-FPGA-Verbesserungen bieten in Kombination mit fortschrittlicher Prozesstechnologie mehr Funktionalität und Bandbreite pro Dollar als bisher möglich und setzen neue Maßstäbe in der programmierbaren Logikbranche.

Aufgrund ihrer außergewöhnlich niedrigen Kosten eignen sich Spartan-3-FPGAs ideal für eine Vielzahl von Anwendungen der Unterhaltungselektronik, darunter Breitbandzugang, Heimnetzwerke, Anzeige/Projektion und digitale Fernsehgeräte.

Die Spartan-3-Familie ist eine überlegene Alternative zu maskenprogrammierten ASICs.FPGAs vermeiden die hohen Anschaffungskosten, die langen Entwicklungszyklen und die inhärente Inflexibilität herkömmlicher ASICs.Darüber hinaus ermöglicht die FPGA-Programmierbarkeit Design-Upgrades vor Ort, ohne dass Hardware ausgetauscht werden muss, was bei ASICs unmöglich ist.

Die Spartan-3-FPGAs sind die erste von mehreren Plattformen innerhalb der FPGAs der Spartan-3-Generation.

Merkmale

• Kostengünstige, leistungsstarke Logiklösung für großvolumige, verbraucherorientierte Anwendungen

- Dichten bis zu 74.880 Logikzellen

• SelectIO™-Schnittstellensignalisierung

- Bis zu 633 I/O-Pins

- 622 Mbit/s Datenübertragungsrate pro I/O

- 18 Single-Ended-Signalstandards

- 8 differenzielle I/O-Standards, einschließlich LVDS, RSDS

- Terminierung durch digital gesteuerte Impedanz

- Signalhub im Bereich von 1,14 V bis 3,465 V

- Double Data Rate (DDR)-Unterstützung

- DDR- und DDR2-SDRAM-Unterstützung bis zu 333 Mbit/s

• Logikressourcen

- Zahlreiche Logikzellen mit Schieberegisterfunktion

- Breite, schnelle Multiplexer

- Schnelle Look-Ahead-Carry-Logik

- Spezielle 18 x 18 Multiplikatoren

- JTAG-Logik kompatibel mit IEEE 1149.1/1532

• Hierarchischer SelectRAM™-Speicher

- Bis zu 1.872 Kbits gesamter Block-RAM

- Bis zu 520 Kbits insgesamt verteilter RAM

• Digital Clock Manager (bis zu vier DCMs)

- Eliminierung von Taktverzerrungen

- Frequenzsynthese

- Hochauflösende Phasenverschiebung

• Acht globale Taktleitungen und umfangreiches Routing

• Vollständige Unterstützung durch die Softwareentwicklungssysteme Xilinx ISE® und WebPACK™

• MicroBlaze™- und PicoBlaze™-Prozessor, PCI®, PCI Express® PIPE-Endpunkt und andere IP-Kerne

• Bleifreie Verpackungsoptionen

• Automotive-Spartan-3-XA-Familienvariante

absolut beste Bewertungen

Anmerkungen:

1. Belastungen, die über die unter „Absolute Höchstwerte“ aufgeführten Werte hinausgehen, können zu dauerhaften Schäden am Gerät führen.Dies sind lediglich Stressbewertungen;Ein funktionsfähiger Betrieb des Geräts unter diesen oder anderen Bedingungen, die über die unter den empfohlenen Betriebsbedingungen aufgeführten hinausgehen, ist nicht impliziert.Wird das Gerät über einen längeren Zeitraum den Bedingungen absoluter Höchstwerte ausgesetzt, wirkt sich dies negativ auf die Zuverlässigkeit des Geräts aus.

2. Alle Benutzer-E/A- und Dual-Purpose-Pins (DIN/D0, D1–D7, CS_B, RDWR_B, BUSY/DOUT und INIT_B) beziehen Strom von der VCCO-Stromschiene der zugehörigen Bank.Indem VIN innerhalb von 500 mV der zugehörigen VCCO-Schienen oder Erdungsschiene gehalten wird, wird sichergestellt, dass die internen Diodenverbindungen zwischen jedem dieser Pins und den VCCO- und GND-Schienen nicht eingeschaltet werden.Tabelle 31 gibt den VCCO-Bereich an, der zur Bestimmung des maximalen Grenzwerts verwendet wird.Eingangsspannungen außerhalb des Spannungsbereichs von -0,5 V bis VCCO+0,5 V sind zulässig, vorausgesetzt, dass die IIK-Eingangsklemmendiodenbewertung eingehalten wird und nicht mehr als 100 Pins gleichzeitig den Bereich überschreiten.Die VIN-Grenzwerte gelten sowohl für die DC- als auch für die AC-Komponenten von Signalen.Es stehen einfache Anwendungslösungen zur Verfügung, die zeigen, wie mit Über-/Unterschreitungen umgegangen und die PCI-Konformität erreicht wird.Beachten Sie die folgenden Anwendungshinweise: „Powering and Configuring Spartan-3 Generation FPGAs in Compliant PCI Applications“ (XAPP457) und „Virtex®-II Pro / Virtex-II Pro X 3.3VI/O Design Guidelines“ (XAPP659).

3. Alle dedizierten Pins (M0–M2, CCLK, PROG_B, DONE, HSWAP_EN, TCK, TDI, TDO und TMS) beziehen Strom von der VCCAUX-Schiene (2,5 V).Durch die Einhaltung des VIN-Maximalgrenzwerts wird sichergestellt, dass die internen Diodenverbindungen zwischen jedem dieser Pins und der VCCAUX-Schiene nicht eingeschaltet werden.Tabelle 31 gibt den VCCAUX-Bereich an, der zur Bestimmung des maximalen Grenzwerts verwendet wird.Wenn VCCAUX den maximal empfohlenen Betriebspegel (2,625 V) erreicht hat, beträgt VIN max < 3,125 V.Solange die VIN-Max-Spezifikation eingehalten wird, ist Oxidstress nicht möglich.Informationen zur Verwendung von 3,3-V-Signalen finden Sie in der 3,3-V-toleranten Konfigurationsschnittstelle, Seite 46. Siehe XAPP459, „Eliminieren von I/O-Kopplungseffekten beim Anschließen von Single-Ended-Signalen mit großem Schwankungsbereich an Benutzer-I/O-Pins.“

4. Lötrichtlinien finden Sie unter „Device Packaging and Thermal Characteristics“ (UG112) und „Implementation and Solder Reflow Guidelines for Pb-Free Packages“ (XAPP427).

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