Elektronisches IC Chips Quad 2 Nand-Gatter Input 74HC00D
electronic integrated circuit
,linear integrated circuits
74HC00; 74HCT00
Nand-Gatter Input des Viererkabels 2
EIGENSCHAFTEN
• Willigt mit JEDEC Standardnr. 8-1A ein
• Esd-Schutz:
HBM EIA/JESD22-A114-A übersteigt 2000 V
Millimeter EIA/JESD22-A115-A übersteigt 200 V
• Spezifiziert von −40 zu °C +85 und von −40 zu +125 °C.
BESCHREIBUNG
Die 74HC00/74HCT00 sind Hochgeschwindigkeitssi-tor CMOS-Geräte und sind der Stift, der mit geringer Energie Schottky TTL (LSTTL) kompatibel ist. Sie werden gemäß JEDEC Standardnr. 7A spezifiziert.
Die 74HC00/74HCT00 liefern die 2 Input NAND-Funktion.
SCHNELLNACHWEIS-DATEN
BODEN = 0 V; Tamb = °C 25; tr = tf = 6 ns.
| SYMBOL | PARAMETER | BEDINGUNGEN | TYPISCH | EINHEIT | |
| 74HC00 | 74HCT00 | ||||
| tPHL/tPLH | Laufzeitverzögerungsna, Notiz: zum nY | CL = 15 PF; VCC = 5 V | 7 | 10 | ns |
| Ci | Inputkapazitanz | 3,5 | 3,5 | PF | |
| CPD | Verlustleistungskapazitanz pro Tor | Anmerkungen 1 und 2 | 22 | 22 | PF |
Anmerkungen
1. CPD wird benutzt, um die dynamische Verlustleistung (PD im µW) zu bestimmen.
PD- = CPD-× VCC 2 × FI-× N + Σ (CL × VCC 2 × FO) wo:
FI- = Inputfrequenz in MHZ;
FO = Ausgangsfrequenz in MHZ;
CL- = Ertraglastskapazitanz in PF;
VCC = Versorgungsspannung in den Volt;
N = zugeschaltete Ertrag der Gesamtlast;
Σ (CL × VCC2 × FO) = Summe der Ertrag.
2. Für 74HC00 ist die Bedingung VI = Boden bis VCC.
Für 74HCT00 ist die Bedingung VI = Boden VCC zum − 1,5 V.
Stiftbelegung Fig.1 DIP14, SO14 und (T) SSOP14.
Fig.2 Stiftbelegung DHVQFN14. Diagramm der Logiks Fig.3 (ein Tor).
Diagramm der Funktion Fig.4. Logiksymbol Iec-Fig.5.