TMS320C6678CYP elektronisches IC Chips Multicore Fixed und Gleitkommadigitaler signalprozessor

TMS320C6678

Mehradriger örtlich festgelegter und Gleitkommadigitaler signalprozessor

Eigenschaften

• Acht Kern-Subsysteme TMS320C66x™ DSP (C66x CorePacs), jedes mit

– 1,0 Gigahertz oder 1,25 Gigahertz C66x fester/Gleitkomma-CPU-Kern

› 40 GMAC/Core für Fixpunkt @ 1,25 Gigahertz

› 20 GFLOP/Core für Gleitkomma @ 1,25 Gigahertz

– Gedächtnis

› 32K Byte L1P pro Kern

› 32K Byte L1D pro Kern

› 512K Byte lokales L2 pro Kern

• Mehradriger geteiltes Gedächtnis-Prüfer (MSMC)

– Gedächtnis 4096KB MSM SRAM teilte durch acht DSP C66x CorePacs

– Speicherschutz-Einheit für MSM SRAM und DDR3_EMIF

• Mehradriger Navigator

– 8192 Vielzweck-Hardware-Reihen mit Reihen-Manager

– Paket-ansässiges DMA für Null-Unkosten-Übertragungen

• Netz Coprocessor

– Paket-Gaspedal ermöglicht Unterstützung für

› Transportflugzeug IPsec, GTP-U, SCTP, PDCP

› L2 Benutzer flaches PDCP (RoHC, Luft-Ausrechnen)

› 1-Gbps Draht-Geschwindigkeits-Durchsatz bei 1,5 MPackets pro zweites

– Sicherheits-Gaspedal-Maschine ermöglicht sich stützen für

› IPSec, SRTP, 3GPP, WiMax-Luft-Schnittstelle und SSL-/TLSsicherheit

› EZB, CBC, CTR, F8, A5/3, CCM, GCM, HMAC, CMAC, GMAC, AES, DES, 3DES,

Kasumi, SCHNEE 3G, SHA-1, SHA-2 (256-bit Hasch), MD5

› Bis 2,8 Gbps-Verschlüsselungs-Geschwindigkeit

• Peripherie

– Vier Wege SRIO 2,1

› 1.24/2.5/3.125/5 GBaud-Operation gestützt pro Weg

› Stützt direktes Input/Output, Mitteilungs-Überschreiten

› Stützt vier 1×, zwei 2×, ein 4× und zwei 1× + Konfigurationen die einer Verbindungs-2×

– PCIe Gen2

› Einzelnes Portunterstützungs1 oder 2 Wege

› Unterstützungen bis 5 GBaud pro Weg

– Hyperlink

› Stützt Verbindungen zu anderen Trapezfehlerarchitektur-Geräten, die Ressourcen-Ersteigbarkeit bereitstellen

› Unterstützungen bis 50 Gbaud

– Schalter-Subsystem Gigabit Ethernets (GbE)

› Zwei SGMII Häfen

› Stützt 10/100/1000 Mbps-Operation

– 64-Bit-Schnittstelle DDR3 (DDR3-1600)

› 8G byteadressierbarer Gedächtnis-Raum

– 16-Bit-EMIF

– Zwei Telekommunikations-serielle Schnittstellen (TSIP)

› Stützt 1024 DS0s pro TSIP

› Stützt 2/4/8 Wege bei 32.768/16.384/8.192 Mbps pro Weg

– UART-Schnittstelle

– Schnittstelle I2 C

– 16 GPIO-Stifte

– SPI-Schnittstelle

– Semaphor-Modul

– Sechzehn 64-Bit-Timer

– Drei Auf-Chip PLLs

• Handelstemperatur:

– 0°C zu 85°C

• Ausgedehnte Temperatur:

– - 40°C zu 100°C

1,1 Fundament-Architektur

Die mehradrige Trapezfehlerarchitektur des TI versieht eine Hochleistungsstruktur für die Integrierung von RISC- und DSP-Kernen mit anwendungsspezifischen Coprocessors und Input/Output. Fundament ist das erste seiner Art, die ausreichende interne Bandbreite für nichtblockierenden Zugang zu allen Verarbeitungskernen, zu Peripherie-, zu Coprocessors und zu Input/Output zur Verfügung stellt. Dieses wird mit vier Haupt-Hardware-Elementen erzielt: Mehradriger Navigator, TeraNet, mehradriger geteiltes Gedächtnis-Prüfer und Hyperlink.

Mehradriger Navigator ist ein innovativer Paket-ansässiger Manager, der 8192 Reihen steuert. Wenn Aufgaben den Reihen zugeteilt werden, liefert mehradriger Navigator Hardware-beschleunigten Versand, der Aufgaben auf die passende verfügbare Hardware verweist. Das Paket-ansässige Ein-Chip-System (Soc) verwendet die zwei, Tbps-, daskapazität des TeraNet zentrale Ressource schaltete, um Pakete zu bewegen. Der mehradrige geteiltes Gedächtnis-Prüfer ermöglicht der Verarbeitung von Kernen, um auf geteiltes Gedächtnis direkt ohne von TeraNets Kapazität, so Paketbewegung zu zeichnen, zuzugreifen kann nicht durch Speicherzugriff blockiert werden.

Hyperlink liefert eine Chip-stufige Verbindung 50-Gbaud, die SoCs im Tandem arbeiten lässt. Seine Niedrigprotokollunkosten und hoher Durchsatz machen Hyperlink eine ideale Schnittstelle für Chip-zuchipverbindungen. Arbeitend mit mehradrigem Navigator, liefert Hyperlink Aufgaben an Tandemgeräten durchsichtig aus und führt Aufgaben durch, als ob sie auf lokalen Betriebsmitteln laufen.

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